TSMC ha recentemente annunciato in un seminario sulla tecnologia nordamericana la densità di difetto (D0) della sua tecnologia di processo N2 (2NM) rispetto ai suoi processi predecessore nella stessa fase.Secondo la società, la densità del difetto del processo N2 è inferiore a quella di nodi di produzione N3 (3nm), N5 (5nm) e N7 (7nm).Inoltre, la diapositiva mostra che il processo N2 di TSMC è ancora a due quarti dalla produzione di massa, il che significa che TSMC dovrebbe iniziare a produrre chip di 2 nm entro la fine del quarto trimestre del 2025 come previsto.
Sebbene il processo N2 di TSMC sia la prima tecnologia di processo dell'azienda per adottare i transistor Nanosheet Full Gate Ring (GAA), la densità di difetto di questo nodo è inferiore al processo di generazione precedente nella stessa fase, due quarti prima della produzione di massa (MP).I processi di generazione precedente- N3/N3P, N5/N4 e N7/N6- Transistor a effetto di campo a pinne a pinna maturi (FINFET).Pertanto, sebbene N2 sia il primo nodo di TSMC ad adottare i transistor Nanosheet GAA, la sua riduzione della densità di difetto è maggiore del processo di generazione precedente prima di entrare nella pietra miliare della produzione di massa (HVM).
Questo grafico raffigura la variazione della densità dei difetti nel tempo, che dura da tre quarti prima della produzione di massa a sei quarti dopo la produzione di massa.Tra tutti i nodi visualizzati - N7/N6 (verde), N5/N4 (viola), N3/N3p (rosso) e N2 (blu) - la densità del difetto diminuisce significativamente con l'aumentare della resa, ma il tasso di riduzione varia a seconda della complessità dei nodi.Vale la pena notare che N5/N4 è il più attivo nel ridurre i difetti precoci, mentre il miglioramento della resa di N7/N6 è relativamente delicato.Il livello di difetto iniziale della curva N2 è superiore a quello di N5/N4, ma quindi diminuisce fortemente, che è molto vicino alla traiettoria di riduzione del difetto di N3/N3P.
La diapositiva sottolinea che la resa e la diversità del prodotto rimangono i principali fattori di guida per accelerare il miglioramento della densità dei difetti.Una maggiore produzione e prodotti diversificati che utilizzano lo stesso processo possono identificare e correggere la densità dei difetti e produrre problemi più velocemente, consentendo a TSMC di ottimizzare i cicli di apprendimento dei difetti.TSMC ha dichiarato che la sua tecnologia di produzione N2 ha ottenuto più nuovi chip rispetto alla sua tecnologia predecessore (poiché TSMC ora produce chip N2 per i clienti di smartphone e ad alte prestazioni (HPC) a rischio) e la curva di declino della densità di difetto lo conferma sostanzialmente.
Considerando i fattori di rischio causati dall'introduzione di una nuova architettura a transistor, è particolarmente importante che il tasso di riduzione dei difetti di N2 rimanga coerente con i precedenti nodi a base di FinFET.Ciò indica che TSMC ha trasferito con successo la sua competenza di apprendimento e gestione dei difetti nel nuovo Gaafet senza incontrare battute d'arresto significative.
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